单选题 以下说法错误的有( )

A、 模块例化时,需要将端口显示列出,即使某个端口连接信号
B、 循环表达式的循环次数为常数
C、 为了避免wire信号出现x态,最好是在声明时,赋初始值0
D、 一个模块例化多次,可以使用generate for循环减少代码
下载APP答题
由4l***my提供 分享 举报 纠错

相关试题

单选题 时序电路的基本时间参数有( )

A、建立时间、保持时间、最大工作频率
B、建立时间、保持时间、访问周期
C、上升时间、下降时间、传输延迟时间
D、上升时间、下降时间、最大工作频率

单选题 数字设计成本理论推导中,芯片成本与芯片面积的几次方成正比?( )

A、3
B、2
C、1
D、4

单选题 关于形式验证的说法不正确的是( )

A、形式验证需要构造合适的激励
B、形式验证的速度通常比仿真快
C、可以用于检查RTL和netlist是否等价
D、可以用于检查2个RTL代码是否等价

单选题 关于功耗下面说法错误的是( )

A、降低设计中电路的翻转率,可以降低动态功耗
B、动态功耗与电压成线性关系
C、为了降低静态功耗,可以选择低Vt的lib
D、功耗一般分为动态功耗、静态功耗

单选题 以下哪种Verilog模块端口声明方法是正确的

A、output reg[3:0] q;
B、input reg[3:0] d;
C、inout reg clk

单选题 虚拟化技术在当代计算机体系机构中应用广泛,如下不属于资源虚拟化(Resource Virtualization)技术的是( )

A、内存虚拟化
B、I/O虚拟化
C、健康分区
D、网络资源虚拟化

单选题 请选出哪个不是当前FPGA的加载方式( )

A、被动并行
B、主动串行
C、JTAG
D、12加载

单选题 两个时钟( )频,( )时钟

A、同,一定同步
B、不同,可能同步
C、不同,一定异步