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关于类中的 local 类型的成员描述正确的是

关于 fork join、fork join_any、fork join_none 的区别：

下面代码的打印结果是 module automatic test; initial begin int a[$$] = {0,2,3}, b = 1; a.insert(1, b); a.delete(3); a.push_front(-1); b = a.pop_back; $$display("a=%p, b=%0d", a, b); end endmodule

下面代码的打印结果是

1 module automatic test;

2 initial begin

3 for (int i=0; i<3; i++) begin

4 fork

5 automatic int k = i;

6 $display( =%0d ",k);

7 join_none

8 end

9 end

10 endmodule

在 SystemVerilog 中，reg 类型变量的逻辑综合结果一定是寄存器。( )

在 SystemVerilog 中，logic 类型可以被多驱动。( )

下面代码可以被正确编译。 initial begin $display("hello"); int a = 1; end ( )

语句 $display("%p", item); 中%p 表示打印类变量 item 所保存的句柄值。( )

数组的 shuffle 方法后不能添加 with 条件语句。( )

数组的 reverse 方法后不能添加 with 条件语句。( )

数组初始化语句int c[2] = '{0,1};和int c[2] = {0,1};都可以被正确编译。( )

数组初始化语句int a[2][3] = {'{0,1,2}, '{3{4}}};可以被正确编译。( )

数组初始化语句int a[2][3] = '{'{0,1,2}, '{3{4}}};可以被正确编译。( )

时钟块的默认输入偏移为 #1step。( )

时钟块的默认输出偏移为 #0。( )

在 SystemVerilog 中，纯虚方法只能声明在抽象类中。( )

虚方法通过关键字 virtual 进行声明，用来定义一个可以在派生类中被重写（override）的方法。基类中的虚方法会在整个继承层次中保持虚特性，这意味着派生类中的重写会自动继承虚特性。( )

抽象类 uvm_object 使用关键字 virtual class 声明，它可以被实例化。( )

派生类如果没有重定义抽象父类中的全部纯虚方法，那么会导致编译错误。( )

在类的自定义构造方法中，预定义类变量 this 用于引用正在被构造的对象实例。( )