【背景材料】在数字电路与逻辑设计中,为了实现多位二进制数的连续相加,基础加法单元必须具备处理低位进位的能力。全加器(Full Adder) 正是基于这一需求设计的组合逻辑电路。它接受三个输入信号:本位操作数 A、B以及来自低位的进位信号Cᵢₙ,经过运算后输出本位和S (Sum) 以及向高位的进位信号 Cₒᵤₜ (Carry)。全加器是构建算术逻辑单元(ALU) 及各类加法器电路的基石。
【考核要求】请基于上述全加器的工作原理,完成以下三项任务:
1.逻辑表达式推导(2分)请写出全加器输出端——本位和 S 与进位输出Cₒᵤₜ的布尔逻辑表达式。
2. 电路原理图绘制(5分)依据你写出的逻辑表达式,使用基本的逻辑门符号(如异或门、与
门、或门等),绘制出一位全加器的逻辑电路图。
3. 真值表编制(3分)列出一位全加器的完整真值表。表格应包含输入变量(A,B,Cᵢₙ)的所
有可能组合,并准确填写对应的输出值(S,Cₒᵤₜ)。